簡單的說，TSV(Through Silicon Via)是在晶圓上以蝕刻或雷射的方式鑽孔(Via)，再將導電材料如銅、多晶矽、鎢等填入Via形成導電的通道(即內部接合線路)，最後則將晶圓或晶粒薄化再加以堆疊、結合(Bonding)，而成為3D IC。由於採用TSV的構裝內部接合距離即為薄化後之晶圓或晶粒的厚度，相較於採Wire Bonding的傳統堆疊封裝，或過去強調效能優勢的SoC設計來說，3D IC的內部連接路徑更短，相對可使晶片間的傳輸速度更快、雜訊更小、效能更佳，尤其在CPU與快取記憶體，以及記憶卡應用中的Flash與controller間資料的傳輸上，更能突顯TSV的短距離內部接合路徑所帶來的效能優勢；此外3D IC的構裝尺寸等同於晶粒尺寸，在強調多功能、小尺寸的可攜式電子產品領域，3D IC的小型化特性更是市場導入的首要因素。

　比較3D IC與傳統IC製程的差異(圖一)，可知3D IC的製程著重在三大部分：1. TSV通道的形成(Via Forming)與導電金屬的填入(Via Filling)；2. 晶圓薄化製程；3. 晶片的堆疊與結合(Bonding)。

圖一　3D IC與傳統IC製程比較

資料來源：工研院IEK (2008/05)

一、製程步驟上呈現Via First與Via Last各佔優勢情勢

　 以目前開發的技術及製程的先後順序，又可將TSV製程分為先鑽孔(Via First)與後鑽孔(Via Last)兩大類；其中Via First製程又可分為CMOS前(Before CMOS)與CMOS後兩類。Before CMOS的Via First製程步驟是在進行半導體製程前，先行在矽晶圓基材上形成TSV通道，並填入導電金屬，導電金屬材質目前以較可承受後續CMOS高溫製程的多晶矽(Poly Silicon)為主要材料，投入此類製程開發的廠商與研究機構包括以數位影像相關產品及微機電與半導體製造服務為主要業務的DALSA(加拿大)、IBM(美國)、日本的Tohoku大學…等。而After CMOS的Via First製程步驟則是在完成半導體CMOS製程後，開始進行通孔形成製程並填入導電金屬，採用的導電金屬材料目前以導電特性較佳的銅(Copper；Cu)為多，而由於Cu在填孔時容易產生底部未填滿但頂部已封口的現象，導致通道內出現孔洞而失效，因此亦有部份廠商以鎢(Tungsten；W)金屬為導電材料，對於高深寬比(Aspect Ratio)的應用，將是較適合的導電材質。目前主要投入此類製程開發的廠商與研究機構包括專精於奈米電子研究的比利時微電子研究中心Inter-university Microelectronics Center(IMEC)、專精於記憶體產品與記憶體堆疊技術的Tezzaron(美國)、美國的Rensselaer Polytechnic Institute理工學院(RPI)、Ziptronix、專業半導體製造業者Chartered Semiconductor(新加坡)…等。總體來說，採用Via First製程均須在傳統後段(封裝)製程前進行Via Forming與Via Filling的步驟，而此類製程的Via Forming不論是Before CMOS製程或是After CMOS製程，均需要透過黃光顯影與蝕刻步驟形成Via，目前則以深反應離子蝕刻(Deep Reactive Ion Etching；DRIE)技術為主，Via孔徑(Diameter)多在20?m以下，受限目前技術孔徑一般最小僅能做到2~5?m，技術發展持續朝1?m的孔徑持續微縮，但相較於CMOS製程線寬，仍然屬於相對不精細；而Via深度則在15?m至25?m不等，深寬比較CMOS製程為大。
　而Via Last製程則主要是在傳統後段製程前以雷射鑽孔(Laser Drill)方式進行Via Forming與後續的Via Filling步驟，Via孔徑則視應用產品的不同，一般分佈在在15?m至50?m之間，由於孔徑規格較蝕刻製程孔徑為大，使得I/O間距(Pitch)無法達成太小的規格，也造成晶片所能容納的腳數有限，因而適用於如影像感測器或快閃記憶體(Flash)等較低腳數的應用產品。而由於Via Last製程是在半導體CMOS製程後才進行鑽孔的步驟，因此Via的深度需視晶圓薄化程度而定，以目前一般晶背研磨(Backside Grinding)厚度來說多介於150~200?m之間，根據國際半導體技術藍圖(International Technology Roadmap for Semiconductor；ITRS)的技術規劃，由於有越來越多堆疊構裝需求出現，為了符合終端消費者對電子產品的輕薄需求，2007年已可達到50?m的厚度量產，此外針對特別薄化需求的產品，則可近一步達到晶圓厚度20?m的規格；而在深寬比的部分，則分佈在2:1至10:1不等，深寬比的範圍又較Via First製程來得寬。在Via Filling的導電金屬材料部分，廠商則多以Cu為電極導通的材質；投入Via Last製程的廠商則包括Infineon、IZM、ZyCube、ASET、RPI、RTI、IBM、MIT、Samsung等業者。
　　

二、晶圓薄化處理與搬運是一大挑戰

　在晶圓薄化製程的部分，傳統的IC製程步驟中，在進入封裝製程階段時亦會針對晶圓進行晶背研磨(Grinding)的製程，但主流的厚度多在6~8mil上下(約150~200?m)。隨著近年來SiP技術採用日趨普及，在電子產品功能日漸複雜造成晶片使用量的增加，一方面在有限的面積與厚度規格限制下，ITRS特別針對2010年的SiP規格做出明確的定義(圖二)，而根據ITRS所描繪的技術規格中也明確指出，至2010年整個封裝的厚度將限縮在1.0mm以內，而為了因應更多晶片堆疊的需求，採用TSV技術的3D IC之單顆晶片厚度，也預計將在2010年達到25?m的嚴苛要求。
　　

圖二　2010年典型的SiP規格

資料來源：ITRS Winter Conference (2007/11)
　　
　另一方面，由ITRS的技術藍圖規劃中，我們也可以看到在晶片堆疊的規格部分，將由2007年的3~7顆晶片堆疊演進至2015年的5~14顆晶片的堆疊。而為使堆疊14顆晶片的封裝仍能符合封裝總厚度小於1.0mm的要求，因此在晶圓薄化的規格上也將由2007年的20~50?m(約1~2mil)近一步要求至2015年的8?m(<1mil)的厚度(表一)。
　　
表一　ITRS SiP近程技術藍圖

資料來源：ITRS (2007)
　　
　而由於晶圓厚度驟減，將導致晶圓薄如紙張強度不足(圖三)，亦將造成晶圓在製程與運送過程中搬動不易，甚至由於太薄的晶圓容易於搬運過程中因捲曲而造成脆裂，因此也有許多材料廠商紛紛提出在晶圓薄化前先行以特殊膠材在貼上一層玻璃或矽材質的承載材料(Carrier)作為固定、強化薄晶圓的承載支架之解決方案。這道暫時性貼合(Temporary Bonding)的製程在傳統IC封裝製程中亦有相類似的步驟，一般是在晶背研磨製程後，先將薄化的晶圓暫時性的貼上特殊材質膠帶，如Blue Tape或紫外線照射膠帶(UV Tape)，並放置於承載盤上，再繼續進行後續的切割、打線製程等步驟。在3D IC膠材的選用部分，由於最後晶圓仍須與Carrier分離(De-bonding)，而薄化後的晶圓又不易自Carrier上剝下，也容易產生殘膠等問題，因此在膠材部分有材料廠商提出具感光材質的膠材，可在接收某波長的雷射光後，經由膠材自動膨脹的反應使得晶圓與Carrier間產生空氣縫細而自動剝離。但以雷射感光膠材自動剝離的方式處理薄晶圓與Carrier的De-bonding時，由於雷射能量將與每個位置的膠材厚度相關，因此膠材塗佈的均勻度將是製程控制的重點之一。而針對薄化晶圓的承載與強化硬度以利搬運的方法，除了利用膠材貼合於Carrier之外，亦有廠商發展出晶邊不磨薄的晶圓研磨方式來強化薄晶圓的硬度。

　　
　　

圖三　薄如紙張的晶圓

資料來源：Semiconductor International (2007)
　　

三、堆疊部份以Bonding膠材與TSV對準為研發重點

　除了TSV製程與處理薄化晶圓的部分為3D IC的主要發展重點外，在多晶片的堆疊結合(Bonding)製程發展部分，也是一大重點。在晶片堆疊與Bonding的部分，主要又可分為Chip-to-Wafer (C2W)與Wafer-to-Wafer (W2W)兩大類。雖然W2W製程可有較高速的產出，但由於C2W可藉由已知良好晶粒(Known Good Die；KGD)的挑選提高整體構裝的良率，因而較為目前業界發展所認為可行，而為3D IC投入廠商短期戮力開發的主要製程。除了C2W與W2W的選擇外，由於堆疊部分可能使用多顆晶片的堆疊，以ITRS的規格藍圖來看，堆疊的晶片個數至2015年可能到達14顆的目標，而TSV的孔徑大小又持續微縮，晶片與晶片間的電氣訊號傳遞又須透過TSV通道串聯，因此晶片與晶片間TSV通道的對準(Alignment)將為一大挑戰。
　　

IEK觀點

　從系統產品的發展趨勢來看，電子元件的小型化、高效能、高度整合、低系統成本始終是驅動元件技術走向的基本要素。就構裝技術的演進與發展歷程來看，構裝技術發展已由小型化的TSOP、CSP、WLP等技術轉入PoP、SiP等強調整合特性的技術為發展方向，而下一波的先進技術將可望由3D IC上場主演。
　 3D IC技術固然可帶來同時滿足小型化、高效能、高整合等電子產品特性的優勢與好處，但其中仍有許多挑戰與不確定的製程或產業策略待探討。其中幾個主要的議題諸如Via First或Via Last的製程選擇、晶圓薄化製程的進行與薄晶圓搬運/支撐的問題、晶片堆疊與結合時所產生的對準問題、KGD測試篩選及其所衍生之良率風險的議題等，均將影響3D IC技術被實踐的時程規劃。

資料來源：IEK產業服務-產業情報網